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FPGA中嵌入式存储器模块的设计 免费猫

发布时间:2020-02-17 14:19:04 阅读: 来源:水泥罐除尘器厂家

FPGA中嵌入式存储器模块的设计 - FPGA/CPLD - 电子工程网

FPGA的片上存储资源有两种实现方式:细粒式和粗粒式。所谓细粒式,是指每个基本逻辑单元可以配置成一个小的存储器.若干个小存储器冉通过合并进行扩展。它不需要额外逻辑,但存储密度较低,适用于存储需求不多的应用。而粗粒式,就是将大容量的存储器模块嵌入到FPGA芯片中作为专用存储单元,与细粒式相比具有存储密度高的优点,适用于数据处理等需要大量片上存储空间的情况。随着FPGA应用日益广泛,大容量存储需求越来越多,嵌入式存储器模块因此已经成为FPGA芯片中十分重要的资源。并且与普通存储器相比,它们具有更灵活的可配置性。

本文所设计的存储器模块是我们FPGA芯片的一部分,其功能、结构、布局都为整个芯片服务。它是一个基于0.13微米CMOS工艺的同步18Kb双端口存储器,可以配置成为ROM或SRAM,每个端口支持6种数据宽度和3种写入模式,并且可以选择控制信号的极性,对每个输出端口独立地进行置0/置1操作。在应用中,多个存储器模块可以通过合并实现深度或宽度的扩展,也可以作为FIFO或大的查找表使用。

2 存储器模块的设计

2.1层次结构

从FPGA芯片的角度,该电路分为逻辑层和配置层,如图1所示。逻辑层是一个静态存储器,有A和B两个独立的端口。en为片选信号,we为读写控制信号,ssr为间步预置控制信号。配置层的作用是为逻辑层提供配置信号,从而选择存储模块的配置模式。每个配置信号对应配置层的一个6管配置单元,在FPGA初始化阶段被赋值后送到逻辑层。

2.2存储单元

存储单元采用图2(a)所示的8管双端口结构,每个端口对应一条的字线和一对位线。当字线电位拉高时,对应的两个NMOS管打开,数据通过位线写入或者读出。作为ROM使用时,为了实现对存储单元的初始化,必须提供一个从配置层到存储单元的数据通道。我们的实现方式如图2(b)所示,即在A端口增加字线、位线选择器。awl_lgc、abl_lgc为逻辑层中A端I=I的字线和位线,cfgwl、cfgbl为来自配置层的字线和位线。当模式选择信号modesel为低电位时,配置层的字线和位线通过,完成对存储器的初始化。反之,逻辑层的字线和位线通过,该存储器即为普通静态存储器。

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